Samsung szykuje potwora. HBM5 ma zostawić poprzedników daleko w tyle
Wyścig o coraz szybsze pamięci dla sztucznej inteligencji nie zwalnia. Koreańczycy stawiają przed kolejną generacją wyjątkowo ambitne cele.
Samsung zdradził pierwsze konkrety na temat standardu HBM5. Podczas Memory Executive Summit poprzedzającego targi SEMICON Taiwan 2026 firma poinformowała, że nowa generacja ma oferować dwukrotnie wyższą wydajność od HBM4E. Jednocześnie zakładana jest poprawa wydajności per wat o 20% oraz opór cieplny mniejszy o 20%.
Samsung nie zdradził jeszcze najważniejszego
Na razie nie wiadomo jednak, w jaki sposób czebol zamierza osiągnąć tak duży skok. Obecne HBM4E Samsunga korzysta z interfejsu 2048-bitowego, osiąga do 16 Gb/s na pin i oferuje przepustowość do 4 TB/s per stos. Gdyby zapowiadane podwojenie wydajności oznaczało również dwukrotny wzrost samej przepustowości, teoretycznie mówilibyśmy więc nawet o 8 TB/s.
Jedną z możliwości jest dalsze zwiększenie szybkości transmisji na pin, drugą poszerzenie interfejsu, a trzecią połączenie obu metod. Firma Marvell sugerowała wcześniej, że HBM5 może przejść z 2048 do aż 4096 bitów, ale nie jest to oficjalna specyfikacja JEDEC.
Szerszy interfejs pozwala co prawda przesyłać równolegle więcej danych bez drastycznego zwiększania taktowania, co sprzyja efektywności energetycznej. Jednak ceną byłaby znacznie większa liczba połączeń TSV, dużo bardziej skomplikowany i droższy układ bazowy oraz trudniejsze projektowanie całego pakietu. To podniosłoby koszt produkcji HBM5.
A skala przyszłych układów będzie ogromna. TSMC zakłada, że w 2028 roku zaawansowane pakietowanie CoWoS pozwoli na wykorzystanie do 20 stosów HBM w jednym układzie, a rok później liczba ta wzrośnie do 24. Na dokładne parametry HBM5 trzeba jednak poczekać. Na tym etapie 4096-bitowy interfejs pozostaje ciekawą, ale nadal niepotwierdzoną możliwością.
